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UCL_project_y3_run_msim_rtl_verilog.do
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49689e242c
Do not simulate rst signal
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%!s(int64=6) %!d(string=hai) anos |
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modelsim.ini
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de18826119
Added simulation directory
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%!s(int64=6) %!d(string=hai) anos |
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risc8_tb_wave.do
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12417f0cb5
Working processor
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%!s(int64=6) %!d(string=hai) anos |
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risc_tb_wave.do
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9d5c8e7121
Project restructure
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%!s(int64=6) %!d(string=hai) anos |
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top_compile.do
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b346abb6a3
Big project update
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%!s(int64=6) %!d(string=hai) anos |
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top_wave.do
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b346abb6a3
Big project update
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%!s(int64=6) %!d(string=hai) anos |
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wave.do
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de18826119
Added simulation directory
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%!s(int64=6) %!d(string=hai) anos |
Min
49689e242c
Do not simulate rst signal