Min
9d5c8e7121
Project restructure
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6 年之前 | |
|---|---|---|
| .. | ||
| UCL_project_y3_run_msim_rtl_verilog.do | 6 年之前 | |
| modelsim.ini | 6 年之前 | |
| risc_tb_wave.do | 6 年之前 | |
| wave.do | 6 年之前 | |
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| UCL_project_y3_run_msim_rtl_verilog.do | 6 年之前 | |
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