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Min 50de4456bf Interrupts WIP %!s(int64=6) %!d(string=hai) anos
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UCL_project_y3_run_msim_rtl_verilog.do 50de4456bf Interrupts WIP %!s(int64=6) %!d(string=hai) anos
modelsim.ini de18826119 Added simulation directory %!s(int64=6) %!d(string=hai) anos
risc8_tb_wave.do 12417f0cb5 Working processor %!s(int64=6) %!d(string=hai) anos
risc_tb_wave.do 9d5c8e7121 Project restructure %!s(int64=6) %!d(string=hai) anos
top_compile.do b346abb6a3 Big project update %!s(int64=6) %!d(string=hai) anos
top_wave.do b346abb6a3 Big project update %!s(int64=6) %!d(string=hai) anos
wave.do de18826119 Added simulation directory %!s(int64=6) %!d(string=hai) anos