min/ucl_project_y3 @ a486ae759111dc4ef8dff792c2e3fa957879694f

Min 49689e242c Do not simulate rst signal		6 년 전
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UCL_project_y3_run_msim_rtl_verilog.do	49689e242c Do not simulate rst signal	6 년 전
modelsim.ini	de18826119 Added simulation directory	6 년 전
risc8_tb_wave.do	12417f0cb5 Working processor	6 년 전
risc_tb_wave.do	9d5c8e7121 Project restructure	6 년 전
top_compile.do	b346abb6a3 Big project update	6 년 전
top_wave.do	b346abb6a3 Big project update	6 년 전
wave.do	de18826119 Added simulation directory	6 년 전