min/ucl_project_y3 @ 62729dfc69ed2c043fd5b5f54013d2dccac2f0ec

Min 50de4456bf Interrupts WIP		hace 6 años
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UCL_project_y3_run_msim_rtl_verilog.do	50de4456bf Interrupts WIP	hace 6 años
modelsim.ini	de18826119 Added simulation directory	hace 6 años
risc8_tb_wave.do	12417f0cb5 Working processor	hace 6 años
risc_tb_wave.do	9d5c8e7121 Project restructure	hace 6 años
top_compile.do	b346abb6a3 Big project update	hace 6 años
top_wave.do	b346abb6a3 Big project update	hace 6 años
wave.do	de18826119 Added simulation directory	hace 6 años