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49689e242c
Do not simulate rst signal
6 anos atrás
..
UCL_project_y3_run_msim_rtl_verilog.do
49689e242c
Do not simulate rst signal
6 anos atrás
modelsim.ini
de18826119
Added simulation directory
6 anos atrás
risc8_tb_wave.do
12417f0cb5
Working processor
6 anos atrás
risc_tb_wave.do
9d5c8e7121
Project restructure
6 anos atrás
top_compile.do
b346abb6a3
Big project update
6 anos atrás
top_wave.do
b346abb6a3
Big project update
6 anos atrás
wave.do
de18826119
Added simulation directory
6 anos atrás